SPC5634MF2MLQ80 32-бітні мікроконтролери – MCU NXP 32-бітний MCU, ядро Power Arch, 1.5 МБ флеш-пам'яті, 80 МГц, -40/+125°C, автомобільного класу, QFP 144
♠ Опис продукту
| Атрибут продукту | Значення атрибута |
| Виробник: | NXP |
| Категорія продукту: | 32-бітні мікроконтролери - MCU |
| RoHS: | Деталі |
| Серія: | MPC5634M |
| Стиль монтажу: | Поверхневий монтаж/поверхневий монтаж |
| Пакет/Корпус: | LQFP-144 |
| Ядро: | e200z3 |
| Розмір пам'яті програми: | 1,5 МБ |
| Розмір оперативної пам'яті даних: | 94 КБ |
| Ширина шини даних: | 32-бітний |
| Роздільна здатність АЦП: | 2 x 8 біт/10 біт/12 біт |
| Максимальна тактова частота: | 80 МГц |
| Кількість вводів/виводів: | 80 вводів/виводів |
| Напруга живлення - Мін.: | 1,14 В |
| Напруга живлення - макс.: | 1,32 В |
| Мінімальна робоча температура: | - 40°C |
| Максимальна робоча температура: | +150°C |
| Кваліфікація: | AEC-Q100 |
| Упаковка: | Лоток |
| Аналогова напруга живлення: | 5,25 В |
| Бренд: | NXP Semiconductors |
| Тип оперативної пам'яті даних: | SRAM |
| Напруга вводу/виводу: | 5,25 В |
| Чутливість до вологи: | Так |
| Продукт: | Мікроконтролер |
| Тип продукту: | 32-бітні мікроконтролери - MCU |
| Тип пам'яті програм: | Спалах |
| Кількість у заводській упаковці: | 60 |
| Підкатегорія: | Мікроконтролери - MCU |
| Сторожові таймери: | Сторожовий таймер |
| Псевдоніми частини №: | 935311091557 |
| Вага одиниці: | 1,319 г |
♠ 32-бітні мікроконтролери - MCU
Ці 32-бітні автомобільні мікроконтролери – це сімейство систем-на-чіпі (SoC), які містять усі функції сімейства MPC5500 та багато нових функцій у поєднанні з високопродуктивною 90-нм CMOS-технологією, що забезпечує суттєве зниження вартості кожної функції та значне покращення продуктивності. Удосконалене та економічно ефективне ядро хост-процесора цього сімейства автомобільних контролерів побудовано на технології Power Architecture®. Це сімейство містить удосконалення, які покращують відповідність архітектури вбудованим додаткам, включає додаткову підтримку інструкцій для цифрової обробки сигналів (DSP), інтегрує технології, такі як покращений блок обробки часу, покращений аналого-цифровий перетворювач з чергою, мережа контролерів та вдосконалена модульна система введення-виведення, які важливі для сучасних застосувань силових агрегатів нижчого класу. Це сімейство пристроїв є повністю сумісним розширенням сімейства MPC5500 від Freescale. Пристрій має однорівневу ієрархію пам'яті, що складається з до 94 КБ вбудованої SRAM та до 1,5 МБ внутрішньої флеш-пам'яті. Пристрій також має зовнішній шинний інтерфейс (EBI) для «калібрування». Цей зовнішній шинний інтерфейс розроблений для підтримки більшості стандартних пам'ятей, що використовуються в сімействах MPC5xx та MPC55xx.
• Робочі параметри
— Повністю статична робота, 0 МГц–80 МГц (плюс 2% частотна модуляція – 82 МГц)
— Робочий діапазон температур переходу від –40 ℃ до 150 ℃
— Конструкція з низьким енергоспоживанням
– Розсіювання потужності менше 400 мВт (номінально)
– Розроблено для динамічного керування живленням ядра та периферійних пристроїв
– Програмно-кероване керування тактовим сигналом периферійних пристроїв
– Режим зупинки з низьким енергоспоживанням, коли всі годинники зупинені
— Виготовлено за 90-нм технологічним процесом
— Внутрішня логіка 1,2 В
— Одинарне джерело живлення з напругою 5,0 В -10%/+5% (від 4,5 В до 5,25 В) із внутрішнім регулятором для забезпечення 3,3 В та 1,2 В для ядра
— Вхідні та вихідні контакти з діапазоном 5,0 В -10%/+5% (від 4,5 В до 5,25 В)
– Рівні перемикання CMOS VDDE 35%/65% (з гістерезисом)
– Вибір гістерезису
– Вибір керування швидкістю наростання сигналу
— Контакти Nexus живляться від джерела живлення 3,3 В
— Розроблено з використанням методів зменшення електромагнітних перешкод
– Фазова автопідстроювання частоти
– Частотна модуляція частоти системного тактового сигналу
– Ємність байпасу на мікросхемі
– Вибір швидкості наростання напруги та потужності прискорення
• Високопродуктивний процесор e200z335
— 32-бітна модель програміста з книги E про архітектуру живлення
— Покращення кодування змінної довжини
– Дозволяє за потреби кодувати набір інструкцій Power Architecture у змішаних 16- та 32-бітних інструкціях
– Зменшує розмір коду
— Одноразовий випуск, 32-бітний процесор, сумісний з технологією Power Architecture
— Виконання замовлення та виведення з експлуатації
— Точна обробка винятків
— Блок обробки відділень
– Спеціальний суматор розрахунку адреси філій
– Прискорення розгалуження за допомогою буфера інструкцій попереднього перегляду розгалуження
— Блок завантаження/зберігання
– Затримка навантаження в один цикл
– Повністю конвеєрний
– Підтримка Big та Little Endian
– Підтримка неправильного доступу
– Нульові бульбашки на трубопроводі від навантаження до використання
— Тридцять два 64-бітні регістри загального призначення (GPR)
— Блок керування пам'яттю (MMU) з 16-записним повністю асоціативним буфером трансляції з можливістю перегляду (TLB)
— Окрема шина інструкцій та шина завантаження/зберігання
— Підтримка векторних переривань
— Затримка переривання < 120 нс на частоті 80 МГц (вимірюється від запиту на переривання до виконання першої інструкції обробника винятків переривання)
